[STM32F4xx] Nucleo 보드 테스트 #8(SDIO CLK 설정:KEIL)

일단 동작이 되서 아무생각 없이 넘어 갔는데,

데이터 전송률을 계산하려다보니 SDIO 클럭을 계산하는 방법을 찾아 봤습니다.

설명이 명확하게 안나온 것인지, 제가 이해를 못 한 것인지 ... 해서 또 노가다를 뛰었습니다.

레퍼런스 메뉴얼에는 다음과 같은 블럭도가 있었습니다.

내용은 SDIO 는 PCLK2 와 SDIOCLK 2개를 사용한다는 것이고,

실제 외부에 나와있는 SDIO_CK 는 SDIOCLK 와 관계가 있고,

SDIOCLK 는 48MHz 이다.

그런데, "SDIOCLK 는 PCLK 와 관계가 없는것인가? " 라는 내용을 잘 찾을 수가 없었습니다.

관계가 있는지 없는지 확인을 해 봤습니다.

APB2CLK 을 2분주하고 SDIO_CK 를 오실로 스코프로 찍어 보니, 아무런 변화가 없었습니다.

즉 PCLK2 하고는 관계가 없다고 볼 수 있겠죠. 그렇다면 SDIOCLK 는 48MHz로 내부에서 PCLK와 상관없이 고정된 틀럭이라고 보면 될 것 같습니다.

그러면 SDIO_CK 는 어떻게 설정을 하는가를 찾아 보니, CUBE 툴에 다음과 같은 내용이 있었습니다.

SDIO_CK = SDIOCLK / [CLKDIV + 2] 라고 되어 있습니다.

현재 설정은 void MX_SDIO_SD_Init() 함수에서 CLKDIV 가 0으로 되어 있으니 SDIO_CK = SDIOCLK(48MHz) / [0 + 2] = 24MHz 입니다.

실제로 오실로 스코프로 봤습니다.

계산상으로 21MHz 이니까, 거의 24MHz 가 나오네요. 대략 맞네요.

그럼 CLKDIV를  2로 해서 4분주를 하면 12MHz 정도 나올 것으로 예상하고 오실로 스코프로 측정을 해 봤습니다.

SDIO_CK 가 계상상으로는 10MHz 로 대략 12MHz 정도로 일치한다고 봅니다. 눈으로 보고 측정을 하니 오차가 좀 있네요.

따라서 결론은,

1. SDIO_CK 는 SDIOCLK 하고만 관계가 있고, 

2. SDIOCLK는 48MHz로 고정된 독립된 클락이다.

3. SDIO_CK 의 속도를 조정하는 공식은 SDIO_CK = SDIOCLK / [CLKDIV + 2] 이다.